`timescale 1ns / 1ps
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// Company:
// Engineer:
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// Create Date: 2024/12/28 11:25:38
// Design Name:
// Module Name: Core
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
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module Top(
        input  clock,
        reset,
        output io_exit,
        output [3:0] io_anodes,
        output [6:0] io_segments
    );

    wire [31:0] _memory_io_imem_inst;
    wire [31:0] _memory_io_dmem_rdata;
    wire [31:0] _core_io_imem_addr;
    wire [31:0] _core_io_dmem_addr;
    wire        _core_io_dmem_wen;
    wire [31:0] _core_io_dmem_wdata;
    Core core (
             .clock         (clock),
             .reset         (reset),
             .io_imem_addr  (_core_io_imem_addr),
             .io_imem_inst  (_memory_io_imem_inst),
             .io_dmem_addr  (_core_io_dmem_addr),
             .io_dmem_rdata (_memory_io_dmem_rdata),
             .io_dmem_wen   (_core_io_dmem_wen),
             .io_dmem_wdata (_core_io_dmem_wdata),
             .io_anodes     (io_anodes),
             .io_segments   (io_segments),
             .io_exit       (io_exit)
         );
    Memory memory (
               .clock         (clock),
               .io_imem_addr  (_core_io_imem_addr),
               .io_imem_inst  (_memory_io_imem_inst),
               .io_dmem_addr  (_core_io_dmem_addr),
               .io_dmem_rdata (_memory_io_dmem_rdata),
               .io_dmem_wen   (_core_io_dmem_wen),
               .io_dmem_wdata (_core_io_dmem_wdata)
           );
endmodule