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1.9 KiB
Systemverilog
Executable File
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Systemverilog
Executable File
`timescale 1ns / 1ps
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// Company:
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// Engineer:
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// Create Date: 2024/12/28 11:36:13
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// Design Name:
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// Module Name: testbench
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// Project Name:
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// Target Devices:
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// Tool Versions:
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// Description:
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// Dependencies:
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// Revision:
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// Revision 0.01 - File Created
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// Additional Comments:
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module Top_tb;
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// 输入信号
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reg clock;
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reg reset;
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// 输出信号
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wire io_exit;
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wire [3:0] io_anodes;
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wire [6:0] io_segments;
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// 内部信号（用于监视）
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wire [31:0] pc; // 程序计数器
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wire [31:0] instruction; // 当前指令
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// 实例化 Top 模块
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Top uut (
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.clock (clock),
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.reset (reset),
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.io_exit (io_exit),
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.io_anodes (io_anodes),
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.io_segments(io_segments)
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);
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// 连接到 Core 模块的内部信号
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assign pc = uut.core.if_reg_pc; // 假设 if_reg_pc 是 Core 模块中的 pc 寄存器
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assign instruction = uut.core.id_reg_inst; // 假设 id_reg_inst 是 Core 模块中的当前指令
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// 时钟生成
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initial begin
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clock = 0;
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forever #5 clock = ~clock; // 10ns 周期时钟
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end
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// 测试逻辑
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initial begin
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// 初始化信号
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reset = 1;
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#20; // 等待 20ns
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// 释放复位信号
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reset = 0;
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#200; // 等待 200ns
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// 观察 io_exit 信号
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if (io_exit) begin
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$display("Test Passed: io_exit is high.");
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end else begin
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$display("Test Failed: io_exit is low.");
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end
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// 结束仿真
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$finish;
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end
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// 监视信号变化
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initial begin
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$monitor("Time: %0t | Reset: %b | PC: %h | Instruction: %h | io_exit: %b",
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$time, reset, pc, instruction, io_exit);
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end
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endmodule
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