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rename makefiles | move verilog rule to common.mk

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abejgonzalez
2019-03-08 16:47:27 -08:00
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commit 2c246af110
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10
sims/vsim/Makefile
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@@ -11,7 +11,7 @@ sim_dir=$(abspath .)
#########################################################################################
# include shared variables
#########################################################################################
include $(base_dir)/Makefrag-Variables
include $(base_dir)/variables.mk
#########################################################################################
# name of simulator (used to generate *.f arguments file)
@@ -32,7 +32,7 @@ debug: $(sim_debug)
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# import other necessary rules and variables
#########################################################################################
include $(base_dir)/Makefrag
include $(base_dir)/common.mk
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# vcs binary and arguments
@@ -71,12 +71,6 @@ VCS_NONCC_OPTS = \
VCS_OPTS = -notice -line $(VCS_CC_OPTS) $(VCS_NONCC_OPTS)
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# helper rule to just make verilog files
#########################################################################################
.PHONY: verilog
verilog: $(sim_vsrcs)
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# vcs simulator rules
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