simx timing simulation refactoring
This commit is contained in:
@@ -43,7 +43,16 @@ public:
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return outputs_.try_pop(state);
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}
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virtual void step() = 0;
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virtual void step(uint64_t cycle) = 0;
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};
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class NopUnit : public ExeUnit {
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public:
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NopUnit(Core*);
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void step(uint64_t cycle);
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};
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@@ -59,9 +68,7 @@ private:
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public:
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LsuUnit(Core*);
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void handleCacheReponse(const MemRsp& response, uint32_t port_id);
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void step();
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void step(uint64_t cycle);
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};
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@@ -70,7 +77,7 @@ class AluUnit : public ExeUnit {
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public:
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AluUnit(Core*);
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void step();
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void step(uint64_t cycle);
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};
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@@ -79,7 +86,7 @@ class CsrUnit : public ExeUnit {
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public:
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CsrUnit(Core*);
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void step();
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void step(uint64_t cycle);
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};
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@@ -88,7 +95,7 @@ class FpuUnit : public ExeUnit {
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public:
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FpuUnit(Core*);
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void step();
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void step(uint64_t cycle);
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};
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@@ -97,7 +104,7 @@ class GpuUnit : public ExeUnit {
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public:
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GpuUnit(Core*);
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void step();
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void step(uint64_t cycle);
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};
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}
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