gh0s7/micore
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CGH0S7
2025-01-02 17:12:14 +08:00
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commit b4e64b8f52
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70
Top.sv
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@ -20,39 +20,39 @@
//////////////////////////////////////////////////////////////////////////////////
module Top(
input clock,
reset,
output io_exit,
output [3:0] io_anodes,
output [6:0] io_segments
);
input clock,
reset,
output [3:0] io_anodes,
output [6:0] io_segments,
output io_exit
);
wire [31:0] _memory_io_imem_inst;
wire [31:0] _memory_io_dmem_rdata;
wire [31:0] _core_io_imem_addr;
wire [31:0] _core_io_dmem_addr;
wire _core_io_dmem_wen;
wire [31:0] _core_io_dmem_wdata;
Core core (
.clock (clock),
.reset (reset),
.io_imem_addr (_core_io_imem_addr),
.io_imem_inst (_memory_io_imem_inst),
.io_dmem_addr (_core_io_dmem_addr),
.io_dmem_rdata (_memory_io_dmem_rdata),
.io_dmem_wen (_core_io_dmem_wen),
.io_dmem_wdata (_core_io_dmem_wdata),
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.io_segments (io_segments),
.io_exit (io_exit)
);
Memory memory (
.clock (clock),
.io_imem_addr (_core_io_imem_addr),
.io_imem_inst (_memory_io_imem_inst),
.io_dmem_addr (_core_io_dmem_addr),
.io_dmem_rdata (_memory_io_dmem_rdata),
.io_dmem_wen (_core_io_dmem_wen),
.io_dmem_wdata (_core_io_dmem_wdata)
);
endmodule
wire [31:0] _memory_io_imem_inst;
wire [31:0] _memory_io_dmem_rdata;
wire [31:0] _core_io_imem_addr;
wire [31:0] _core_io_dmem_addr;
wire _core_io_dmem_wen;
wire [31:0] _core_io_dmem_wdata;
Core core (
.clock (clock),
.reset (reset),
.io_imem_addr (_core_io_imem_addr),
.io_imem_inst (_memory_io_imem_inst),
.io_dmem_addr (_core_io_dmem_addr),
.io_dmem_rdata (_memory_io_dmem_rdata),
.io_dmem_wen (_core_io_dmem_wen),
.io_dmem_wdata (_core_io_dmem_wdata),
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.io_segments (io_segments),
.io_exit (io_exit)
);
Memory memory (
.clock (clock),
.io_imem_addr (_core_io_imem_addr),
.io_imem_inst (_memory_io_imem_inst),
.io_dmem_addr (_core_io_dmem_addr),
.io_dmem_rdata (_memory_io_dmem_rdata),
.io_dmem_wen (_core_io_dmem_wen),
.io_dmem_wdata (_core_io_dmem_wdata)
);
endmodule