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3.0 KiB
Makefile
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Makefile
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# fpga prototype makefile
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# general path variables
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base_dir=$(abspath ..)
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sim_dir=$(abspath .)
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# include shared variables
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include $(base_dir)/variables.mk
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export SUB_PROJECT=fpga
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export SBT_PROJECT=freedomPlatforms
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export MODEL=E300ArtyDevKitFPGAChip
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export VLOG_MODEL=E300ArtyDevKitFPGAChip
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export MODEL_PACKAGE=sifive.freedom.everywhere.e300artydevkit
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export CONFIG=E300ArtyDevKitConfig
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export CONFIG_PACKAGE=sifive.freedom.everywhere.e300artydevkit
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export GENERATOR_PACKAGE=chipyard
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export TB=none
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export TOP=E300ArtyDevKitPlatform
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export BOARD=arty
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export bootrom_dir := $(base_dir)/fpga/bootrom/xip
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fpga_dir=$(base_dir)/fpga/fpga-shells/xilinx
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sim_name = verilator # unused
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# import other necessary rules and variables
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include $(base_dir)/common.mk
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# copy from other directory
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romgen := $(build_dir)/$(CONFIG_PROJECT).$(CONFIG).rom.v
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$(romgen): $(verilog)
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ifneq ($(bootrom_dir),"")
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$(MAKE) -C $(bootrom_dir) romgen
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mv $(build_dir)/rom.v $@
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endif
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.PHONY: romgen
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romgen: $(romgen)
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f := $(build_dir)/$(CONFIG_PROJECT).$(CONFIG).vsrcs.F
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$(f):
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echo $(VSRCS) > $@
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bit := $(build_dir)/obj/$(MODEL).bit
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$(bit): $(romgen) $(f)
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cd $(build_dir); vivado \
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-nojournal -mode batch \
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-source $(fpga_common_script_dir)/vivado.tcl \
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-tclargs \
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-top-module "$(MODEL)" \
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-F "$(f)" \
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-ip-vivado-tcls "$(shell find '$(build_dir)' -name '*.vivado.tcl')" \
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-board "$(BOARD)"
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# Build .mcs
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mcs := $(build_dir)/obj/$(MODEL).mcs
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$(mcs): $(bit)
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cd $(build_dir); vivado -nojournal -mode batch -source $(fpga_common_script_dir)/write_cfgmem.tcl -tclargs $(BOARD) $@ $<
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.PHONY: mcs
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mcs: $(mcs)
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# Build Libero project
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prjx := $(build_dir)/libero/$(MODEL).prjx
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$(prjx): $(verilog)
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cd $(build_dir); libero SCRIPT:$(fpga_common_script_dir)/libero.tcl SCRIPT_ARGS:"$(build_dir) $(MODEL) $(PROJECT) $(CONFIG) $(BOARD)"
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.PHONY: prjx
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prjx: $(prjx)
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# general cleanup rules
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.PHONY: clean
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clean:
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rm -rf $(gen_dir)
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ifneq ($(bootrom_dir),"")
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$(MAKE) -C $(bootrom_dir) clean
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endif
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$(MAKE) -C $(FPGA_DIR) clean
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